時鐘偏移

時鐘偏移（英語：clock skew）或稱時鐘偏斜，是指時鐘訊號到達數碼電路各個部分所用時間的差異。對於大多數數碼集成電路系統，例如計算機系統，各種訊號都是根據系統定時器訊號的時鐘頻率進行同步的，這樣這些訊號就能在相同的步調上工作。最理想的情況是，輸入訊號在下一個時鐘的有效電平或者訊號邊緣帶來之前，切換並在其正確的邏輯電平上保持穩定，從而使整個電路系統的行為合乎預設。在一個完整的電路系統中，不同電子元件的速度可能有着大小不一的差距，因此系統存在一個最大的運行頻率。實際上，訊號可能無法準確地在理想的訊號邊緣到來之前的瞬間保持在其正確的訊號值上，它保持穩定所需的時間於理想情況有一定的偏移，這種偏移就是時鐘偏移。除了上面這種情況，還有其他多種原因可以導致時鐘偏移的現象。

基本概念

同步時序電路的基本模型是由寄存器（實現時序功能）和寄存器之間的組合邏輯電路（實現組合邏輯功能）構成的。數據訊號被鎖存在寄存器中，並可以「穿過」組合邏輯電路到達下一個寄存器，然後在時鐘的有效邊緣到來時，下一級寄存器對數據訊號進行鎖存。理想的電路系統需要時鐘訊號在各個寄存器上的步調儘可能地一致，這樣才能使各個寄存器的行為「同步」。然而，在實際的同步電路設計過程中，常常遇到時鐘訊號在不同時間到達電路各個部分的現象，這就是時鐘偏移。

在同步電路里，時鐘偏移$T_{Skew}$是指時鐘訊號到達兩個相互連接的硬件寄存器單元的差異。時鐘偏移的數值可以是正的，也可以是負的。如果時鐘訊號在集成電路中完全是同步的，那麼這個集成電路中各個部分觀察到的時鐘偏移為零。

產生時鐘偏移現象的原因有幾種，例如互連線的長度、溫度的偏差、位於傳輸路徑中間的元件、電容耦合、元件材料不完善以及使用時鐘訊號的元件的輸入端電容不同。隨着電路的時鐘頻率增加，時序性質會變得更加關鍵，稍微的偏移甚至會使電路偏離正常工作的狀態。

時鐘偏移主要分為兩類：正偏移和負偏移。當訊號傳輸的目標寄存器在接收寄存器之前捕獲正確的時鐘訊號，電路發生正偏移；反之，當訊號傳輸的目標寄存器在接收寄存器之後捕獲正確的時鐘訊號，電路發生負偏移。

時序違背

時鐘偏移可能會造成兩種時序違背：保持時間違背、建立時間違背。

保持時間違背

發生在時鐘訊號的到來比數據訊號從訊號源到達目標寄存器（或目標正反器）並在其中保持一段時間更晚。反過來講，即數據訊號在連接到目標寄存器上，未能在有效邊緣到來之後保持足夠長的時間，從而造成數據不能正確地被鎖存在目標寄存器中。

建立時間違背

假設目標寄存器捕獲有效時鐘訊號邊緣的時間比數據訊號的到達更早，那麼連接在目標寄存器上的數據訊號必須在時鐘訊號下一次有效邊緣到來之前儘快保持穩定。如果數據訊號未能滿足這一要求，那麼就會發生建立時間違背。如果時鐘訊號有效邊緣到來之時，數據訊號仍未穩定連接到目標寄存器，就意味着要等待再下一次時鐘訊號有效邊緣到來的時候才能做嘗試。數據訊號需要的建立時間長度是系統時鐘訊號頻率的要求。

單純提高時鐘頻率不能解決保持時間違背，因此在某種程度上，保持時間違背問題更加嚴重。設計人員需要考慮正的時鐘偏移和負的時鐘偏移，使得建立時間約束和保持時間約束都不被違背。

時鐘樹綜合

在超大型積體電路中，存在大量需要時鐘訊號進行同步的寄存器，這就需要構建一個時鐘訊號的分佈傳輸網絡，來提供時鐘偏移儘可能小的同步時序。在集成電路的物理設計階段，需要設計一個良好的時鐘樹結構。通過在時鐘訊號傳輸電路上插入不同參數的緩衝器，可以儘可能地使時鐘偏移接近零，即時鐘訊號近乎同步到達集成電路中的各個寄存器。設計人員可以利用計算機輔助工程軟件（例如 Cadence （頁面存檔備份，存於互聯網檔案館）等公司的電子設計自動化工具）來輔助設計。靜態時序分析可以檢查集成電路是否違背保持時間、建立時間相關的約束。

相關條目

• 靜態時序分析
• 時序收斂

參考文獻

• Friedman, E.G., ed., Clock Distribution Networks in VLSI Circuits and Systems, IEEE Press, 1995.
• Tam, S., Limaye, D.L., and Desai, U.N., "Clock Generation and Distribution for the 130-nm Itanium 2 Processor with 6-MB On-Die L3 Cache", in IEEE Journal of Solid-State Circuits, Vol. 39, No. 4, April 2004.