DDR5 SDRAM

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DDR5 SDRAM

16 GiB DDR5-4800 1.1 V UDIMM 内存
研发商	JEDEC
类型	SDRAM
产品世代	5代
发布日期	2020年7月14日
前代机种	DDR4 SDRAM

第五代双倍资料率同步动态随机存取记忆体（英语：double data rate fifth-generation synchronous dynamic random-access memory，缩写DDR5 SDRAM）是一种高频宽电脑记忆体规格。它属于SDRAM家族的记忆体产品。

据英特尔公司Geof Findley称，JEDEC计画在2016年发布DDR5 SDRAM规范，该种记忆体将在2020年向终端使用者提供。截至2017年2月，JEDEC部分规范信息已经公开。而2017年4月的新闻显示，JEDEC宣布将在当年6月公布更多信息，DDR5设计规范将于次年出炉。

2018年11月，SK海力士宣布研发完成，预计2020年量产。 2021年，十铨科技率先上市DDR5 4800 16X2套件记忆体。

内存芯片

虽然前几代SDRAM允许使用由内存芯片和无源布线（加上小型串行检测ROM）组成的无缓冲 DIMM，但 DDR5 DIMM 需要额外的缓冲电路，使得 DIMM 的接口不同于 RAM 芯片本身的接口。

DDR5 LRDIMM 使用 12V 电压，UDIMM 使用 5V 电压。DDR5 DIMM 仅提供 3.3 V 的管理接口电源，并使用板载电路（电源管理集成电路和相关的组件）转换为内存芯片所需的较低电压。接近使用点的最终电压调节可提供更稳定的电源，并反映了 CPU 稳压器的发展。

与 DDR4 不同，所有 DDR5 芯片都具有芯片内ECC，在将数据发送到 CPU 之前检测并纠正错误。但是，这与内存模块上带有额外数据校正芯片的真正ECC 内存不同。DDR5 的纠错是为了提高可靠性并允许使用更密集的 RAM 芯片，从而降低每个芯片的缺陷率。但请注意，DDR5 DIMM 仍有 ECC 变体。该变体有额外的电路到 CPU 以发送错误检测数据，让 CPU 检测和纠正传输过程中发生的错误。

双控制器双通道

处理器对每条 DIMM 内存，均设有两个独立控制器，架构上两条记忆体组成双控制器双通道。虽然早期的 SDRAM 有一条 CA（命令/地址）总线控制 64 条（用于非 ECC）或 72 条（用于 ECC）数据线，但在 DDR5 DIMM 时则由两条 CA 总线控制：32 条（非 ECC）或 40 条（ECC）数据每条线，总共 64 或 80 条数据线。该总线宽度乘以两倍的最小突发长度（16 字节）保留了 64 字节的最小访问大小，这与 x86 微处理器使用的高速缓存行大小相匹配。