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Verilog-A

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Verilog-A是一种针对模拟电路的工业标准模型语言,它是 Verilog-AMS的连续时间子集。

Verilog-A被设计用来对Spectre电路仿真器(Spectre Circuit Simulator)的行为级描述进行标准化,以实现与VHDL(另一个IEEE标准支持的硬件描述语言)。它从其他语言(例如MAST)吸收了对模拟电路的支持。国际Verilog开放组织(Open Verilog International, OVI)支持 Verilog的标准化,使得Verilog-A作为整个Verilog-AMS计划的一部分,从而实现对模拟电路和数字电路设计的处理能力。Verilog-A是Verilog-AMS项目的最初阶段发展起来的。

不过,Verilog的开发进展与Verilog-AMS延迟不同,而当时Verilog被纳入了IEEE 1364标准,这就使得Verilog-AMS被遗留给了Accellera公司。因此最初的单一语言标准的目标并没有实现。

参考文献

外部链接