控制匯流排

控制匯流排（英語：Control Bus），是一種（部分）電腦匯流排，在電腦內部裡，中央處理器使用它來與其他裝置溝通。當中央處理器正與位址匯流排上搭載資訊所指的裝置溝通，而数据匯流排搭載著要被處理的数据，控制匯流排則是搭載著中央處理器發出的命令和裝置所回應的狀態信號，舉例來說，假如数据想要被讀取或寫入裝置，相對應的訊號線（讀取或寫入）將被致能（邏輯零）。

訊號線

在控制匯流排上有著不同數量與型式的訊號線，但對微處理器來說，它們是有共通性的基本訊號線，例如：

• 讀取（${\overline {R}}{\overline {D}}$）。一條訊號線，當此訊號線被致能時（邏輯零），代表中央處理器要讀取指定的裝置。
• 写入（${\overline {W}}{\overline {R}}$）。一位信号线，当此信号有效时（逻辑零），表示CPU要写入目标设备。
• 数据长度指示（${\overline {E}}$）。一组信号线，表示数据的长度（8，16，32，64字节）

RD和WR信号控制着对内存的读写，避免总线竞争。

还有一些其他的和微处理器相关的信号线设计，例如：

• 传输 ACK（"acknowledgement"）。传送数据正确送达的确认信息。
• 总线请求（BR, BREQ 或 BRQ）。表明发出该请求信号的设备要使用（数据）总线。
• 总线允许（BG 或 BGRT）。表明CPU允许接收到信号的设备使用总线。
• 中断请求（IRQ）。低优先级设备请求CPU中断。
• 时钟信号。用于CPU和设备间的时钟同步。

• 重置信号。如果信号有效，CPU会进行硬重启。

拥有不止一个外部总线控制器的系统还会有更多的总线信号，用来控制不同的总线控制器对地址总线的访问，避免地址总线上的总线竞争。

外部連結

• Definition （页面存档备份，存于互联网档案馆） by Webopedia.
• Computer system organization at the University of California, Riverside.