通道晶體管邏輯
在電子學中，通道晶體管邏輯 （PTL: pass transistor logic），描述了幾個用於集成電路設計的邏輯家族 。它使用減少冗餘晶體管的方法，減少了用於製作不同邏輯門的所需的晶體管數量。 晶體管作為開關用於導通電路節點之間邏輯電平，而不是作為與電壓源直接連接的開關[1]. 此減少了有源器件的數量, 但有一個缺點即輸出電平可能不會再高於輸入電平。每一個串聯的晶體管使得輸出電壓低於輸入電壓。[2] 如果幾個器件在邏輯路徑中串聯，一般都需要一個傳統的門去恢復信號電壓到滿值；而作為對比, 傳統的CMOS邏輯總是作為電源軌道的晶體管開關，故邏輯電平在串聯中不會減少。
既然因為輸入信號與輸出信號之間少了一些分隔，設計者必須注意評估一些意外的電路路徑的影響。爲了使設計正確工作，設計規則限制了電路的安排，所以可以避免一些隱蔽的路徑、電荷分享、與低速的開關。[3] 仿真的電路可能需要去保證足夠的性能。
互補通道晶體管邏輯
互補通道晶體管邏輯（CPL）或差分通道晶體管邏輯是具有某些優點的一個邏輯家族。它通常用於多路選擇器與門閂.
互補通道晶體管邏輯使用串聯的晶體管來在可能的反相的邏輯輸出值之間選擇，被選擇的輸出驅動一個反相器來產生一個非反相的輸出信號。反相的輸入與非反相的輸入都需要用於驅動通道晶體管的門控制端。
雙通道晶體管邏輯
雙通道晶體管邏輯同時使用N與P管道的晶體管，對每個功能塊都使用雙邏輯路徑，來減少某些需要用於產生互補通道晶體管邏輯的反相器。同時，因為它的高速（輸入電容低），所以它驅動負載的能力有限。
其它形式
靜態與動態類型的通道晶體管邏輯，有對於速度、耗能、低壓應用，各有不同的屬性。[4] 當集成電路的供電電壓下降，通道晶體管邏輯的缺點變得越來越明顯。閾電壓相對供電電壓顯得更大，嚴重限制了連續級的數量。因為互補輸入經常需用用於控制通道晶體管，故還需要额外的邏輯級。
參考文獻
- ^ Jaume Segura, Charles F. Hawkins CMOS electronics: how it works, how it fails, Wiley-IEEE, 2004 ISBN 0471476692, page 132
- ^ Clive Maxfield Bebop to the boolean boogie: an unconventional guide to electronicsNewnes, 2008 ISBN 1856175073, pp. 423-426
- ^ Albert Raj/latha Vlsi Design PHI Learning Pvt. Ltd. ISBN 8120334310 pp. 150-153
- ^ Cornelius T. Leondes Digital signal processing systems: implementation techniques Elsevier, 1995 ISBN 0120127687 page 2
- Weste and Harris, CMOS VLSI Design, Third Edition (ISBN 0-321-14901-7; ISBN 0-321-26977-2 (international edition))
- Douglas A. Pucknell and Kamran Eshraghian, Basic VLSI Design, Third Edition (ISBN 978-81-203-0986-9 (Indian Edition))